基于FPGA和多DSP的多总线并行处理器设计

作者:白峻;王海燕;申晓红;闫永胜 刊名:计算机测量与控制 上传者:陈学

【摘要】设计了一种用于目标识别与定位的基于FPGA和多DSP的多总线并行处理器,其特征在于将FPGA作为系统数据缓存、通信与控制中枢,以此为核心,通过数据与控制总线联接端口控制CPLD芯片,通过EMIF总线分别联接DSP(A)、DSP(B)和DSP(C)处理芯片;端口控制CPLD芯片的输入端联接多路并行ADC模数转换芯片,输出端口联接LCD输出显示模块;有源晶体振荡器与FP-GA芯片联接,FPGA芯片将有源晶体振荡器分为4路时钟信号输出,分别输出到CPLD和3片DSP芯片;设计改进了传统采用单DSP搭建信号处理器模式,实际测试的系统内部数据传输速度达到100M,系统最大处理能力可以达到7200MIPS,具有功能强、性能指标高、结构紧凑的优点。

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算法、设计与应用 计算机测量与控制.2012.20( 1) Computer Measurement & Control   ·173 · 收稿日期:2011-07-19; 修回日期:2011-08-29。 基金项目:“十一五”国防预研基金(51305050202 )。 作者简介:白 峻(1981-),男,甘肃民勤人,博士研究生,主要从事信号处理与检测技术方向的研究。 文章编号:1671-4598(2012)01-0173-04       中图分类号:TB911.7 文献标识码: A 基于FPGA和多DSP的多总线并行处理器设计 白 峻,王海燕,申晓红,闫永胜 (西北工业大学 航海学院,陕西 西安 710072) 摘要:设计了一种用于目标识别与定位的基于FPGA和多DSP的多总线并行处理器,其特征在于将FPGA作为系统数据缓存、通信 与控制中枢,以此为核心,通过数据与控制总线联接端口控制CPLD芯片,通过 EMIF总线分别联接 DSP (A)、DSP ( B)和 DSP ( C) 处理芯片;端口控制 CPLD芯片的输入端联接多路并行ADC模数转换芯片,输出端口联接 LCD输出显示模块;有源晶体振荡器与 FP-GA芯片联接,FPGA芯片将有源晶体振荡器分为4路时钟信号输出,分别输出到 CPLD和3片 DSP芯片;设计改进了传统采用单DSP搭建信号处理器模式,实际测试的系统内部数据传输速度达到100M,系统最大处理能力可以达到7200MIPS,具有功能强、性能指标高、结构紧凑的优点。 关键词:FPGA;DSP;多总线;并行处理 A Multi-Bus Parallel Processor Based on FPGA and Multi-DSP BAi Jun,Wang Haiyan,Shen Xiaohong,Yan Yongsheng ( College of Marine Engineering,Northwestern Polytechnical University,Xi’an 710072,China) Abstract:A Multi-bus Parallel Processor based on FPGA and Multi-DSP is designed for target identification and location.The Fea-tures can be seen as follow.The FPGA,which controls CPLD chip via the data and control connection bus,is utilized as the data cache of the system,communication and control center.It is connected to the DSP ( A),DSP ( B)and DSP ( C)respectively through the EMIF bus.In the aspect of control chip CPLD,the input ports are connected to the ADC and the output ports are connected to the LCD display module.Be-sides,FPGA generates 4clock signals to CPLD 

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